インテル、シルバーソーンとタクウィラを披露する

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Intel has unveiled a slew of details on its portable and enterprise processors, new memory technologies and wireless development, as part of a 14-paper onslaught on the 2008 International Solid-State Circuits Conference, which opened in San Francisco on Sunday.

インテルはポータブルとエンタープライズ向けプロセッサの詳細を披露した。これは新しいメモリ技術とワイヤレス開発と一緒に、日曜日にサン・フランシスコで開催された2008年インターナショナル・ソリッドステート・サーキッツ・コンファレンスの14枚の怒涛の報告書の一部として発表された。

Among the details is a technical overview of Silverthorne (pictured), a brand new x86 design aimed at the portable and ultramobile market. "Silverthorne is our smallest processor since the 486, and area is proportional to the power," Justin Rattner, Intel's chief technology officer, told ZDNet.co.uk in a pre-conference briefing. He said Silverthorne was fully compatible with Core 2 Duo, with "hyperthreading, virtualisation and all the bells and whistles", and usable performance down to the half-watt range ― 10 times lower power than the ultra-low-voltage Dothan chip currently popular among UMPC vendors.

詳細の一部としては、ポータブルおよびウルトラモバイル市場向けの新型x86設計シルバーソーンの技術的概観（写真のとおり）がある。「シルバーソーンはわたしたちの486以来もっとも小さなプロセッサです。電力とつりあいのとれたものになっています」とインテル最高技術責任者ジャスティン・ラットナーがZDNet.co.ukにコンファレンス前の事前説明で語った。彼が言うにはシルバーソーンは全面的にコア2デュオ対応で「ハイパースレッディング、仮想化、そしてすべての呼び物」そして実用的なパフォーマンスを1ワット未満で――これはUMPC供給者のなかで昨今有名な超低電圧ドサン・チップより10分の1の低消費電力だ。

"The dynamic range is exciting," Rattner said. "It'll be active at under a watt but, give it a workload, and it can really crank". Silverthorne also includes a new low-power bus mode, using low-level signals, but Rattner wouldn't comment on whether Poulsbo, the chipset Intel is developing for Silverthorne, will support this. The new chip is due in the first half of 2008, he said.

「ダイナミック・レンジはワクワクします」とラットナーが言う。「1ワット未満で動作しますが、しっかり仕事させようと思えば、実際にできるのです」シルバーソーンはまた新しい低消費電力バス・モードを搭載し、これは低水準の信号を使う。だがラットナーはシルバーソーン向けにインテルが開発中のチップセット、ポールスボが対応するかどうかはコメントしなかった。新しいチップは2008年前半にも出てきます、と彼は言う。

The Itanium architecture also has an overhaul in the works; Intel released first details of the 65nm (nanometre) quad-core Tukwila, which the company claims as the world's first two-billion transistor microprocessor. Running at up to 2GHz with multithreading, giving eight concurrent thread capabilities, Intel claimed it has more than twice the performance of the dual-core Montvale Itanium 9100 series for only 25 percent more power ― 130W. Although the chip has had no instruction-level changes since Montvale, Tukwila includes 30MB of on-die cache, dual integrated memory controllers and QuickPath interconnect, Intel's future competitor to AMD's HyperTransport technology. Tukwila is expected in late 2008.

イタニウム・アーキテクチャはまた全体像が見えてきた。インテルは65nm（ナノメートル）クアッドコアのタクウィラの詳細をはじめて発表した。マルチスレッディングで2GHzまで動作し、同時8スレッドが可能で、インテルが言うにはデュアルコアのモンヴェール・イタニウム9100シリーズの2倍のパフォーマンスを、わずか25パーセント増の電力、130Wで実現するという。チップはモンヴェールからのこれといった変化はないものの、タクウィラは30MBのオンダイ・キャッシュをもち、並行集積メモリ・コントローラとクイックパス相互接続も搭載する。これはインテルがAMDのハイパートランスポート機能に将来対抗させようとしている。タクウィラは2008年後半に登場すると見られる。

Rattner said that the decision to stick with 65nm was "probably" due to reliability concerns. "90 percent of the latches on Tukwila are SER-hardened," he said, referring to error-resistant logic circuits designed to shrug off the effects of cosmic rays. As components in processors get smaller, they are more prone to electronic errors caused by radiation, he said. Rattner added that it was possible that the next generation of Itanium would skip 45nm and go straight to 32nm.

ラットナーが言うには、65nmへのてこ入れの決定は「たぶん」信頼性の問題のためだという。「タクウィラの90パーセントのラッチはSER強化されている」と彼は言い、エラー・リジスタント・ロジック回路という光線の作用を取り除く設計についても紹介した。プロセッサの部品が小型化するにつれ、放射線により発生する電子エラーを受けやすい、と彼は言う。ラットナーはさらに、次世代のイタニウムが45nmを通り越して直接32nmに進む可能性があるとつけ加えた。

In other papers, Intel showed off the latest developments in phase change memory, which it is developing in conjunction with STMicroelectronics. This is planned as a replacement for flash, with data being stored in the various states of a small blob of recrystallising material. The latest paper shows a way to store two bits per cell by holding the material in one of four states, but there's still no date set for commercialisation. Another memory technology described is dynamic memory running as fast as static memory but with twice the memory density; this two-nanoseconds access time, 128GB-per-second bandwidth design is intended for tight integration with a processor design in a many-core configuration.

ほかの報告書で、インテルは最新のフェーズ変換メモリ開発を披露した。これはインテルがSTマイクロエレクトロニクスとの合同で開発している。フラッシュからの代替として計画されており、多様な状態の再結晶物質の小さな滴のなかにデータを保存する。最新の報告書にはセルあたり2ビットを保存する方法、物質を4状態からひとつにまとめる方法が述べられているが、商業化の予定時期はまだない。ほかに書かれているメモリ技術はスタティック・メモリと同等の速度で動作するダイナミック・メモリで、しかも2倍のメモリ密度だという。この2ナノ秒のアクセス・タイム、毎秒128GBのバンド幅設計は複数コア設定のプロセッサ設計によって高集積度を実現しようというものだ。

With radio, the company showed a 65nm CMOS power amplifier for WiMax, 3G or WLAN use that's designed to be integrated on-chip with the rest of the circuitry. Normally analogue and off-chip, this amplifier is class E, which uses precision-timed switching at digital levels to create nearly a watt of output signal. "Wireless radios are undergoing a very rapid series of evolutionary changes, to take us from discrete radios, largely analogue in nature, to integrated radios on a single chip doing multi-standard implementation", said Rattner. "Lots of our research is targeted at a multi-radio vision."

無線周波について同社はWiMax、3G、WLAN用途に65nmのCMOS電力増幅器を披露し、これはオンチップで回路に組み込まれる設計になっている。標準ではアナログとオフチップで、この増幅器はクラスEで、正確な時間調節のスイッチングをデジタル状態でほぼ1ワットの出力信号を発生させることができる。「ワイヤレス周波は非常に早い連続的技術革新が進行中で、以前からあるアナログの離散した周波から、統一された周波がひとつのチップで規準の違いを超えて実現する世界になる」とラットナーが言う。「わたしたちの研究の多くが周波の違いを超えた展望を見通しています」
注：CMOS (CMOS - Wikipedia)